Đang chuẩn bị liên kết để tải về tài liệu:
Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 25

Nếu như áp dụng điều khiển này bằng logic mờ, ta có thể điều chỉnh tốc độ quay tùy ý theo tín hiệu số thông qua mạch điều biến xung. Ứng với nhiệt độ trong khoảng yêu cầu cùng với tốc độ quạt hồi tiếp về mà ta dùng các luật hợp thành của logic mờ để đưa ra một tín hiệu điều khiển. Từ tín hiệu đó, thông qua mạch chuyển đổi A/D để chuyển đổi tín hiệu analog đó thành số. Từ tín hiệu số ta qua mạch điều biến xung để điều khiển tốc độ quạt nhanh. | Chương 25 Chương trình lien kết LIBRARY IEEE USE IEEE.STD_LOGIC_1164 .ALL USE IEEE.STD_LOGIC_ARITH .ALL USE IEEE.STD_LOGIC_UNSIGNED.ALL LIBRARY lpm USE lpm.lpm_components.ALL PACKAGE uplcore IS component dec_7seg PORT hex_digit IN STD_LOGIC_VECTOR 3 DOWNTO 0 segment_a segment_b segment_c segment_d segment_e segment_f segment_g OUT STD_LOGIC END COMPONENT COMPONENT vga_ .sync PORT clock_25Mhz red green blue IN STD_LOGIC red_out green_out blue_out OUT STD_LOGIC horiz_sync_out vert_sync_out OUT STD_LOGIC pixel_row pixel_column OUT STD_lOgIC_VECTOR 9 DoWnTO 0 END COMPONENT COMPONENT mouse PORT clock_25Mhz reset IN STD_LOGIC mouse_data INOUT STD_LOGIC mouse_clk INOUT STD_LOGIC left_button right_button OUT STD_LOGIC mouse_cursor_row OUT STD_LOGIC_VECTOR 9 DOWNTO 0 mouse_cursor_column OUT STD_LOGIC_VECTOR 9 DOWNTO 0 END COMPONENT END uplcore LIBRARY IEEE USE IEEE.STD_LOGIC_1164.ALL USE IEEE.STD_LOGIC_ARITH.ALL USE IEEE.STD_LOGIC_SIGNED.ALL LIBRARY work USE work.up1core.ALL ENTITY vmouse IS Generic ADDR_WIDTH integer 12 DATA_WIDTH integer 1 PORT SIGNAL Clock reset IN STD_LOGIC SIGNAL LSB_a LSB_b LSB_c LSB_d OUT STD_LOGIC SIGNAL LSB_e LSB_f LSB_g LSB_dp OUT STD_LOGIC SIGNAL MSB_a MSB_b MSB_c MSB_d OUT STD_LOGIC SIGNAL MSB_e MSB_f MSB_g MSB_dp OUT STD_LOGIC SIGNAL Red Green Blue OUT STD_LOGIC SIGNAL Horiz_sync Vert_sync OUT STD_LOGIC signal mouse_data INOUT STD_LOGIC signal mouse_clk INOUT STD_LOGIC END vmouse ARCHITECTURE behavior OF vmouse IS SIGNAL Red_Data Green_Data Blue_Data vert_sync_int color_on Direction STD_LOGIC SIGNAL Size STD_LOGIC_VECTOR 9 DOWNTO 0 SIGNAL mouse_cursor_row mouse_cursor_column STD_LOGIC_VECTOR 9 DOWNTO 0 SIGNAL pixel_row pixel_column STD_LOGIC_VECTOR 9 DOWNTO 0 SIGNAL LSB MSB STD_LOGIC_VECTOR 3 DOWNTO 0 SIGNAL LSB_7SEG MSB_7SEG STD_LOGIC_VECTOR 6 DOWNTO 0 SIGNAL left_button right_button STD_LOGIC BEGIN SYNC vga_sync PORT MAP clock_25Mhz clock red red_data green green_data blue blue_data