Mạch lật kích thích bằng mức (level triggered),còn mạch lật lề kích thích bằng biên (edge triggered). Thiết kế mạch tuần tự dùng mạch lật SR. Khi ngõ nhập x=0, trạng thái mạch lật lề không thay đổi, ngõ xuất y=0. Khi x=1, dãy trạng thái là 11,10,01,00 và lặp lại còn ngõ xuất y sẽ có giá trị là 1 khi số bit trạng thái mạch lật lề bằng 1 là lẻ, các trường hợp còn lại thì bằng 0. | Chương 5 – Mạch Tuần tự . Xung đồng hồ . Mạch lật (chốt – latch) . Mạch lật SR (SR-latch) . Mạch lật D . Mạch lật IK . Mạch lật T . Mạch lật lề (Flip-flop) . Mạch tuần tự Khoa KTMT Vũ Đức Lung Xung đồng hồ ) Đồng hồ (clock) – bộ phát tần (impulse generator) - thời gian chu kỳ đồng hồ (clock cycle time) – giản đồ thời gian của tín hiệu đồng hồ (4 tín hiệu thời gian cho các sự kiện khác nhau) Sự sinh tín hiệu đồng hồ không cân xứng?? Khoa KTMT Vũ Đức Lung Mạch lật (Chốt - Latch) S R Q(t+1) 0 0 Q(t) No change 0 1 0 Clear to 0 1 0 1 Set to 1 1 1 X Indeterminate Sơ đồ và ký hiệu chốt SR không dùng tín hiệu đồng hồ S R Q _ Q Khoa KTMT Vũ Đức Lung SR-latch b) Mạch lật SR dùng tín hiệu đồng hồ Khoa KTMT Vũ Đức Lung D latch Khoa KTMT Vũ Đức Lung JK latch Từ mạch lật SR Khắc phục nhược điểm của SR Khoa KTMT Vũ Đức Lung T latch Từ JK latch Nối J với K Khoa KTMT Vũ Đức Lung Mạch lật lề (Flip-flop) Mạch lật kích thích bằng mức | Chương 5 – Mạch Tuần tự . Xung đồng hồ . Mạch lật (chốt – latch) . Mạch lật SR (SR-latch) . Mạch lật D . Mạch lật IK . Mạch lật T . Mạch lật lề (Flip-flop) . Mạch tuần tự Khoa KTMT Vũ Đức Lung Xung đồng hồ ) Đồng hồ (clock) – bộ phát tần (impulse generator) - thời gian chu kỳ đồng hồ (clock cycle time) – giản đồ thời gian của tín hiệu đồng hồ (4 tín hiệu thời gian cho các sự kiện khác nhau) Sự sinh tín hiệu đồng hồ không cân xứng?? Khoa KTMT Vũ Đức Lung Mạch lật (Chốt - Latch) S R Q(t+1) 0 0 Q(t) No change 0 1 0 Clear to 0 1 0 1 Set to 1 1 1 X Indeterminate Sơ đồ và ký hiệu chốt SR không dùng tín hiệu đồng hồ S R Q _ Q Khoa KTMT Vũ Đức Lung SR-latch b) Mạch lật SR dùng tín hiệu đồng hồ Khoa KTMT Vũ Đức Lung D latch Khoa KTMT Vũ Đức Lung JK latch Từ mạch lật SR Khắc phục nhược điểm của SR Khoa KTMT Vũ Đức Lung T latch Từ JK latch Nối J với K Khoa KTMT Vũ Đức Lung Mạch lật lề (Flip-flop) Mạch lật kích thích bằng mức (level triggered),còn mạch lật lề kích thích bằng biên (edge triggered) Flip-flop D với chuyển tiếp dương: Khoa KTMT Vũ Đức Lung Flip-flop D Time Biểu đồ trạng thái Đồ thị dạng tín hiệu Khoa KTMT Vũ Đức Lung Flip-flop D Flip-flop D với chuyển tiếp âm D C Q Khoa KTMT Vũ Đức Lung 4. Bảng kích thích Q(t) Q(t+1) S R 0 0 0 X 0 1 1 0 1 0 0 1 1 1 X 0 SR Q(t) Q(t+1) J K 0 0 0 X 0 1 1 x 1 0 x 1 1 1 X 0 JK Q(t) Q(t+1) D 0 0 0 0 1 1 1 0 0 1 1 1 D Q(t) Q(t+1) T 0 0 0 0 1 1 1 0 1 1 1 0 T Bảng kích thích của bốn mạch lật lề Khoa KTMT Vũ Đức Lung Mạch tuần tự Qui trình thiết kế mạch tuần tự Bước 1: Chuyển đặc tả mạch sang lược đồ trạng thái Bước 2: lược đồ trạng thái => bảng trạng thái Bước 3: Từ bảng trạng thái viết hàm cho các ngõ nhập của Flip-flops Bước 4: vẽ sơ đồ mạch Khoa KTMT Vũ Đức Lung Ví dụ thiết kế mạch tuần tự Thiết kế mạch tuần tự dùng mạch lật SR. Khi ngõ nhập x=0, trạng thái mạch lật lề không thay đổi, ngõ xuất y=0. Khi x=1, dãy trạng thái là 11,10,01,00 và lặp lại
