Bài viết trình bày một cấu trúc kiểm chứng thiết kế cho bộ cộng toàn phần 4-bit dựa trên phương pháp xác minh phổ quát (UVM) sử dụng ngôn ngữ System Verilog. Việc kết hợp những ưu điểm của UVM trong cấu trúc được đề xuất này cùng với System Verilog giúp xây dựng môi trường xác minh mà ở đó các biến ngõ vào được thiết lập ngẫu nhiên giúp giảm thời gian xây dựng testbench. Ngoài ra, việc tận dụng ngôn ngữ System Verilog để tạo ra các ma trận nhằm đánh giá độ bao phủ các trường hợp cần xác minh giúp ích rất nhiều trong việc gia tăng độ tin cậy trong thiết kế. | Tạp chí Khoa học và Công nghệ Đại học Duy Tân 04 41 2020 3-12 3 04 41 2020 3-12 Cấu trúc kiểm chứng thiết kế cho bộ cộng toàn phần 4-bit dựa trên phương pháp xác minh phổ quát UVM-based verification architecture of a 4-bit full adder Nguyễn Xuân Tiếna b Tạ Quốc Việta b Trần Lê Thăng Đồnga b Xuan Tien Nguyena b Quoc Viet Taa b Le Thang Dong Trana b a Phòng Nghiên cứu Điện - Điện tử với Doanh nghiệp Đại học Duy Tân Đà Nẵng Việt Nam b Khoa Điện - Điện tử Đại học Duy Tân Đà Nẵng Việt Nam a Laboratory for Corporate Electrical - Engineering Research Duy Tan University Danang 550000 Vietnam b Faculty of Electrical - Electronics Engineering Duy Tan University Da Nang 550000 Vietnam Ngày nhận bài 25 3 2020 ngày phản biện xong 08 4 2020 ngày chấp nhận đăng 15 8 2020 Tóm tắt Việc xác minh chức năng thiết kế là một yêu cầu bắt buộc phải có và chiếm đến gần 70 - 80 thời gian trong chu kỳ của một thiết kế bất kì. Những phương pháp xác minh hiện nay bằng cách kiểm tra trực tiếp các thiết kế thường tốn nhiều thời gian có độ tin cậy thấp và khá nhàm chán. Bên cạnh đó nó khó bao quát được hết tất cả các trường hợp cần phải xác minh. Bài báo này trình bày một cấu trúc kiểm chứng thiết kế cho bộ cộng toàn phần 4-bit dựa trên phương pháp xác minh phổ quát UVM sử dụng ngôn ngữ System Verilog. Việc kết hợp những ưu điểm của UVM trong cấu trúc được đề xuất này cùng với System Verilog giúp xây dựng môi trường xác minh mà ở đó các biến ngõ vào được thiết lập ngẫu nhiên giúp giảm thời gian xây dựng testbench. Ngoài ra việc tận dụng ngôn ngữ System Verilog để tạo ra các ma trận nhằm đánh giá độ bao phủ các trường hợp cần xác minh giúp ích rất nhiều trong việc gia tăng độ tin cậy trong thiết kế. Kết quả mô phỏng cho thấy độ bao phủ này lên đến . Hơn nữa cấu trúc được đề xuất này có thể tái sử dụng hoặc mở rộng thêm trong việc kiểm tra các thiết kế SoC khác rút ngắn được thời gian kiểm chứng. Từ khóa UVM Xác minh thiết kế SystemVerilog Bộ cộng toàn phần 4-bit
