Bài báo đề xuất kỹ thuật dùng clock gating tinh chỉnh ở mức khối subblock thay vì thực hiện mức block thông thường để thực thi hệ thống SoC ứng dụng trò chơi ping-pong trên board DE2-115. Bởi vì không phải tất cả các khối subblock rảnh đồng thời để thực hiện clock gating ở mức block thông thường, có thể một vài khối sublock rảnh và một vài khối subblock vẫn hoạt động để duy trì chức năng hoạt động. | Chuyên san Công nghệ thông tin và Truyền thông - Số 11 04-2018 KỸ THUẬT CLOCK GATING TINH CHỈNH GIẢM CÔNG SUẤT ĐỘNG TIÊU THỤ ỨNG DỤNG TRONG TRÒ CHƠI PING PONG Võ Minh Huân1 Tóm tắt Bài báo đề xuất kỹ thuật dùng clock gating tinh chỉnh ở mức khối subblock thay vì thực hiện mức block thông thường để thực thi hệ thống SoC ứng dụng trò chơi ping-pong trên board DE2-115. Bởi vì không phải tất cả các khối subblock rảnh đồng thời để thực hiện clock gating ở mức block thông thường có thể một vài khối sublock rảnh và một vài khối subblock vẫn hoạt động để duy trì chức năng hoạt động. Vì vậy việc thực hiện clock gating ở mức các khối nhỏ sublock bên trong khối block có thể tinh chỉnh sự tiết kiệm công suất. Hệ thống chạy ổn định với công suất tiêu thụ thấp tiết kiệm 58 53 48 24 13 so với khi không thiết kế clock gating 53 48 44 21 12 so với thiết kế clock gating thông thường nhưng không kích hoạt tương ứng với các tần số 5GHz 1GHz 50MHz 5MHz trong tổng công suất tiêu thụ. Thiết kế tiêu tốn thêm 49 logic element để thực hiện việc điều khiển clock gating tinh chỉnh so với dùng kỹ thuật clock gating chỉnh thô thông thường nhưng khá nhỏ so với tổng diện tích chip. The paper proposed the fine-grained clock gating concept in subblock level instead of conventional block level to implement low power ping-pong game SoC on DE2-115 FPGA board. Because not all subblocks are idle simultaneously to implementing clock gating at conventional block level a few subblocks may be idle others may still be active in operation system. By doing fine-grain clock gating in subblock level we can save more dynamic power consumption. The proposed system is stable and saved up to 58 53 48 24 13 compared to no-clock gating technique and 53 48 44 21 12 compared to normal clock gating at frequency operation of 5GHz 1GHz 50MHz 5MHz in term of total power consumption. The proposed fine-grained design has 49 logic element overhead compared to coarse grained clock gating technique but it is quite
