Trong bài báo này, hoạt động của một hệ thống trên chip ứng dụng khái niệm mạng trên chip được minh họa một cách hoàn chỉnh. Kiến trúc bộ định tuyến sử dụng cơ chế chuyển mạch gói, các giao diện giao tiếp mạng cũng như các thành phần lõi được thiết kế và thực thi sử dụng nền tảng phần cứng FPGA. | Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 65 08 2021 20 Trường Đại Học Sư Phạm Kỹ Thuật TP. Hồ Chí Minh THỰC THI VÀ ĐÁNH GIÁ MẠNG TRÊN CHIP SỬ DỤNG CÔNG CỤ SYNOPSYS IMPLEMENTATION AND EVALUATION OF NETWORK-ON-CHIP BY USING SYNOPSYS TOOL Phạm Văn Khoa Trường Đại học Sư phạm Kỹ thuật Việt Nam Ngày toà soạn nhận bài 17 5 2021 ngày phản biện đánh giá 26 5 2021 ngày chấp nhận đăng 28 6 2021. TÓM TẮT Mạng trên chip network on chip - NoC được xem là giải pháp hiệu quả trong hệ thống đa lõi thay thế cho các kiến trúc bus truyền thống. Trong bài báo này hoạt động của một hệ thống trên chip ứng dụng khái niệm mạng trên chip được minh họa một cách hoàn chỉnh. Kiến trúc bộ định tuyến sử dụng cơ chế chuyển mạch gói các giao diện giao tiếp mạng cũng như các thành phần lõi được thiết kế và thực thi sử dụng nền tảng phần cứng FPGA. Thêm vào đó một giao diện đồ họa giao tiếp với người dùng được cung cấp nhằm để giám sát tình trạng hoạt động của mạng từ bên ngoài. Các kết quả về mặt thời gian và công suất tiêu thụ của thiết kế được tổng hợp và phân tích với công cụ Design Compiler và công nghệ CMOS 90nm. Từ khóa mạng trên chip chuyển mạch gói mô hình lưới công nghệ CMOS 90nm công suất tiêu thụ. ABSTRACT For manycore systems Network-on-chip NoC is a well-known efficient method for replacing traditional bus architectures. In this paper operation of a system-on-chip applying the network-on-chip concept has been successfully demonstrated. Packet switching-based router architecture network resource interfaces and process elements are designed and implemented using FPGA hardware platform. In addition a Matlab-based graphical user interface are also provided in order to monitor the network traffic from outside. The proposed hardware was synthesized and analysed using Design Compiler tool and Synopsys 90nm CMOS technology to obtain timing and power consumption results. Keywords Network-on-Chip packet switching mesh topology CMOS 90nm technology power consumption. 1. GIỚI THIỆU vào khả .
