Digitale Hardware/ Software-Systeme- P14:Getrieben durch neue Technologien und Anwendungen wird der Entwurf eingebetteter Systeme zunehmend komplexer. Dabei ist eine Umsetzung als Hardware/Software- System heutzutage der Stand der Technik. Die Minimierung von Fehlern im Entwurf dieser Systeme ist aufgrund deren Komplexit¨at eine der zentralen Herausforderungen unserer heutigen Zeit. | Äquivalenzprüfung kombinatorischer und sequentieller Schaltungen 253 muliert wird. Die folgende Einführung zur Äquivalenzprüfung basierend auf einer automatischen Testfallgenerierung basiert auf der Darstellung in 329 . Gegeben sei ein Boolesches Netzwerk N welches eine Boolesche Funktion 0 N repräsentiert. Ein Herstellungsfehler führt dazu dass N in ein anderes kombinatorisches Schaltwerk N mutiert. Dieses implementiert die Boolesche Funktion ty N . Um eine kombinatorische Schaltung auf genau diesen aufgetretenen Herstellungsfehler testen zu können wird eine Testfalleingabe auch Testvektor x x1 . xn benotigt für den gilt 0 N X1 . . . Xn 0 N X1 . . . Xn Besitzt N lediglich einen Äusgang so kann die Testfalleingabe x gefunden werden indem eine erfüllende Belegung für 0 N X1 . Xn 0 N X1 . Xn gefunden wird. Än dieser Beschreibung erkennt man auch dass man Testfalleingaben nur für bestimmte Fehler generiert. Der zu überprüfende Fehler wird dabei als Variation N des Booleschen Netzwerkes N codiert. Die Annahme hierbei ist dass physikalische Fehler die z. B. durch Defekte in der Herstellung entstehen als logische Fehler dargestellt werden konnen. Dabei konnen unterschiedliche physikalische Fehler zu dem selben logischen Fehler führen. Ein haufig verwendetes Fehlermodell ist das sog. Haftfehlermodell engl. stuck-at fault model . Die zugrundeliegende Annahme lautet dass in vielen Technologien ein Kurzschluss zwischen Versorgungsspannung oder Masse und einem Signal oder ein Leerlauf auf einer Signalleitung zu einem konstanten Potential der Signalleitung führt. Man spricht von einem Haftfehler 0 bzw. Haftfehler 1 wenn ein Signal stets den logischen Wert F bzw. T tragt. Bei der automatischen Testfallgenerierung ist das Ziel eine Belegung der primaren Eingange der Schaltung zu finden so dass einem internen Signal s der Wert T bzw. F zugewiesen wird falls bei diesem Signal ein Haftfehler 0 bzw. Haftfehler 1 vermutet wird. Dies wird als Aktivierung des Fehlers bezeichnet. .
