tổng hợp tất cả các thiết kế đối với họ FPGA, CPLD hoặc ASIC của các hãng như: Xilinx, Altera, Quicklogic, Atmel, . Nó đưa ra các sơ đồ thiết kế, các thiết kế bằng ngôn ngữ Verilog và VHDL, chương trình gỡ lỗi (register transfer level) để tổng hợp logic, tối ưu hóa những ràng buộc cơ bản, phân tích định thời, đóng gói place and route và kiểm tra lại sơ đồ. LeonardoSpectrum có khả năng định cấu hình ở ba mức khác nhau: Mức 1: là một công nghệ FPGA riêng dễ sử dụng, công cụ. | Chương 6 Phan mem LEONARDOSPECTRUM 1. Giới thiệu LeonardoSpectrum là một hệ công cụ thiết kế bậc cao tong hợp tất cà càc thiết kế đoi với ho FPGA CPLD hoậc ASIC cua càc hàng như Xilinx Altera Quicklogic Atmel . No đưa ra càc sớ đo thiết kế càc thiết kế bàng ngon ngữ Verilog và VHDL chướng trình gớ loi register transfer level đe tong hợp logic toi ưu hOà những ràng buọc cớ bàn phàn tích định thới đong gOi place and route và kiểm tra lài sớ đo. LeonardoSpectrum co khà nàng định cấu hình ớ bà mức khàc nhau Mức 1 là mot cong nghe FPGA rieng de sử dung cong cu tong hớp sử dung cớ sớ dữ liẹu phàn cấp trong bo nhớ cua LeonardoSpectrum. Mức 2 là mot cong cu tong hớp và phàn tích định thới FPGA no rất de sử dung đoi với tất cà cong nghe FPGA. Khàc với mức 1 mức 2 đước sử dung cho tất cà càc cong nghe FPGA. Mức 3 de sử dung là cong cu phàn tích toi ưu hoà tong hớp logic mot càch linh hoat. Mức 3 cho phếp sử dung phướng phàp thiết kế cong nghe đọc lap cho FPGA và CPLD. Hớn nữa mức 3 con ho trớ them càc thuàt toàn cho cong nghe ASIC và sử dung kỹ thuàt tối ưu hoà manh nhất đế đàm bào kết quà tot nhất cho mOt so cong nghe FPGA hoàc ASIC. 2. Cách sử1 dung Start - programs - FPGA Advantage - Synthesis - LeonardoSpectrum- enter. Xuất hiện cửa so Exemplar logic Trong khung technology chon FPGA CPLD Xilinx XC4000XL. Trong khung device chon 4005XLPC84. Nhấp kép vào biểu tượng cua open file xuất hiển cửà so bển dưôi Chon file .vhd can dịch open Nhấp kep vao bieu tượng - 1 working directory xuất hiện cửa so Chon thư muc càn lưu trữ file .edf set. Sau đo nhấp chon Run flow. Sau khi bien dịch hoàn tất khung ben phài cưa so Exempler logic hiển thị dong thong bao Finish Synthesis Run nghĩa la việc bien dịch được thực hiện thanh cong. Khi đo file .edf được lưu trữ ợ thư mục đa chon. III. Phan mem XILINX WEBPACK .
