Tham khảo tài liệu 'điện tử - cơ sở thiết kế mạch - design trên máy tính (phân 2) part 14', kỹ thuật - công nghệ, điện - điện tử phục vụ nhu cầu học tập, nghiên cứu và làm việc hiệu quả | Chúng til có thể biếu diẻn òtủmat Moorc trên ngôn ngữ VHDL tương tự nhu khi biêu diễn cúc mạch có nhớ trẽn mức thanh ghi. Qtkí trình bicu điền ô lủm at hữu hạn sẽ được chia thành haì phân hệ phân hệ lổ hợp và phan hệ mạch tuân lự. Tín hiệu xóa trạng thái không đổng bộ khới lạo giá trị cho các thanh ghi và đưa ôlômat về trạng thái ban dầu. Cùng vơi sự xuâì hiện sườn của tín hiệu đổng bộ CLK giá trị cùa trạng thái mới dược gán cho trạng thái hiện thời. Phân hệ mạch tổ hợp mô tả mạch tổ hợp tính toán trạng thái mới và mạch lổ hựp lính toán giá trị đíìu ra. Đối với ôtòmal Moore tín hiệu đáu ra chỉ phụ thuộc Víìo trạng thríi hiện thòi nên mạch tổ hợp Xiíc dịnh d ìu ra không kct nối vói các tín hiệu vào. Dưới dây chúng ta xét ví dụ xãy dựng chương trình tiên ngôn ngữ VHDL mô tá ôtômat Moore điều khien rnrich cộng hai số nguyên dau phẩy lĩnh. Ví dụ. xây dụng mạch điểu khiên phép toán cộng hai số nguyên. Sư dồ thuật torín được dưa ra trên hình . Các sô dương dược lưu trữ dưới dạng mã trực tiếp còn các số âm dưực lưư trữ theo dạng mã bù hai. Theo sơ dồ thuật toán chúng ta xây dựng dưực -SƯ dồ chưycn trạng thái cùa ôtômat Moore tương ứng hình . Trên hình . các trạng thái cùa ótômat Mưorc nam tương ứng với các khói thực hiện phép loiín và không ghi trong dấu ngoặc dơn. Ôlómat Moorc này có các tín hiệu vào là X X X X í các tín hiệu ra là Y - y . y2 y y4 các trạng thái là s í S J s s S4. S5 Hình 7 16. Sơ dồ chuyền trang thái cita ôlòniat Moore tương ứng với thuật toán trên hình . 234 s 1. 0 sign s ----1 0 Hình 7 17. Sư tó tliuât toán thực hiên phép cộng hai so có đâu phííy lĩnh. Đoan chương lình dưới đây mô tà một phần cùa ólóinat Moorc nói trừu. entity MoorcSum is port CLK. RST in BIT X ìn BIT-VECTOR 3 lownto 1 Y out BIT-VECTOR 4 d wnto 1 cnd MooicSum 235 architecture Implement of MooreSum is begin process CLK RST X type StateType is SO SI S2 S3 S4 S5 variable State NextStatc StateType begin if RST T then for I in 1 to 4 loop Y I O end loop S SO clsif CLK .
