Khi VGS = 0V (cực cổng nối thẳng với cực nguồn), điện tử di chuyển giữa cực âm của nguồn điện VDD qua kênh n- đến vùng thoát (cực dương của nguồn điện VDD) tạo ra dòng điện thoát ID. Khi điện thế VDS càng lớn thì điện tích âm ở cổng G càng nhiều (do cổng G cùng điên thế với nguồn S) càng đẩy các điện tử trong kênh n- ra xa làm cho vùng hiếm rộng thêm. Khi vùng hiếm vừa chắn ngang kênh thì kênh bị nghẽn và dòng điện thoát ID đạt đến trị số. | Giáo trình hướng dẫn phân tích cấu tạo căn bản của Mosfet với tín hiệu xoay chiều Các hình vẽ sau đây mô tả ảnh hưởng của nhiệt độ trên các đặc tuyến ra đặc tuyến truyền và đặc tuyến của dòng ID theo nhiệt độ khi VGS làm thông số. Hình 19 Ngoài ra một tác dụng thứ ba của nhiệt độ lên JFET là làm phát sinh các hạt tải điện trong vùng hiếm giữa thông lộ-cổng và tạo ra một dòng điện rỉ cực cổng IGSS gate leakage current . Dòng IGSS được nhà sản xuất cho biết. dòng rỉ IGSS chính là dòng điện phân cực nghịch nối P-N giữa cực cổng và cực nguồn. Dòng điện này là dòng điện rỉ cổng-nguồn khi nối tắt cực nguồn với cực thoát. Dòng IGSS tăng gấp đôi khi nhiệt độ tăng lên 100C. Trang 101 Biên soạn Trương Văn Tám t-25 Igss t C IGSS 250 C 2 10 t IGSS G G D Vds 0V S V GG Hình 20 V. MOSFET LOẠI HIẾM DEPLETION MOSFET DE MOSFET Ta thấy rằng khi áp một điện thế âm vào JFET kênh N thì vùng hiếm rộng ra. Sự gia tăng của vùng hiếm làm cho thông lộ hẹp lại và điện trở của thông lộ tăng lên. Kết quả sau cùng là tạo ra dòng điện ID nhỏ hơn IDSS. Bây giờ nếu ta áp điện thế dương VGS vào JFET kênh N thì vùng hiếm sẽ hẹp lại do phân cực thuận cổng nguồn thông lộ rộng ra và điện trở thông lộ giảm xuống kết quả là dòng điện ID sẽ lớn hơn IDSS. Trong các ứng dụng thông thường người ta đều phân cực nghịch nối cổng nguồn VGS âm đối với JFET kênh N và dương đối với JFET kênh P và được gọi là điều hành theo kiểu hiếm. JFET cũng có thể điều hành theo kiểu tăng VGS dương đối với JFET kênh N và âm đối với JFET kênh P nhưng ít khi được ứng dụng vì mục đích của JFET là tổng trở vào lớn nghĩa là dòng điện IG ở cực cổng - nguồn trong JFET sẽ làm giảm tổng trở vào do đó thông thường người ta giới hạn trị số phân cực thuận của nối cổng - nguồn tối đa là 0 2V trị số danh định là 0 5V . Trang 102 Biên soạn Trương Văn Tám Phân cực kiểu Phân cực kiểu tăng Tối đa 0 2V hiếm Igss I G Vgs GS D Vds - S VDD Hình 21 Tuy JFET có tổng trở vào khá lớn nhưng cũng còn khá nhỏ so với đèn chân không. Để tăng tổng trở vào người
