module RegAndWire(clk, reset, inA, inB, wireOut1, wireOut2, regOut1, regOut2); input clk, reset; input [3:0] inA, inB; output [3:0] wireOut1, wireOut2, regOut1, regOut2; reg [3:0] regOut1, regOut2; wire [3:0] testWire; reg [3:0] testReg; | Thiết kế IC trên FPGA final Field-Programmable Gate Array a II Đặng Bá Khắc Triều Giảng viên Khoa CNTT Trường ĐHBK Đà Nằng 1 Reg khác với Wire như thế nào module RegAndWire clk reset inA inB wireOutl wireOut2 regOutl regOut2 input clk reset input 3 0 inA inB output 3 0 wireOut1 wireOut2 regOut1 regOut2 reg 3 0 regOut1 regOut2 wire 3 0 testWire reg 3 0 testReg assign wireOut1 inA inB assign testWire inA assign wireOut2 testWire inB always @ posedge clk begin regOut1 inA inB testReg inA regOut2 testReg inB end endmodule 2009 Đặng Bá Khắc Triều GV khoa CNTT trường ĐHBK ĐN Reg khác với Wire như thế nào module RegAndWire clk reset inA inB wireOutl wireOut2 regOut1 regOut2 input clk reset input 3 0 inA inB output 3 0 wireOut1 wireOut2 regOut1 regOut2 reg 3 0 regOut1 regOut2 wire 3 0 testWire reg 3 0 testReg .
