Examples of VHDL Descriptions phần 2

hệ thống phức tạp hơn, chẳng hạn như là một mô hình hành vi của một bộ vi xử lý và bộ nhớ liên quan. Tất cả các ví dụ có thể được mô phỏng bằng cách sử dụng bất kỳ IEEE tuân thủ VHDL mô phỏng và nhiều người có thể được tổng hợp bằng cách sử dụng công cụ tổng hợp hiện tại. Sử dụng các liên kết phân cấp dưới đây để điều hướng theo cách của bạn thông qua các ví dụ: . | Examples of VHDL Descriptions tphl 7 ns tplhe 15 ns tphle 12 ns END FOR _ ------------------L. kkkl FOR ALL and3 USE ENTITY behaviour IlIi lull . I I I generic MAP tplh 8 ns Ii I Ilv II 1I I I tphl 5 ns tplhe 20 ns I I- I I I I I I I I tphle 15 ns END FOR END FOR END FOR END FOR END parts Generated Binary Up Counter The first design entity is a T-type flip-flop. The second is an scalable synchronous binary up counter illustrating the use of the generate statement to produce regular structures of components. library ieee use entity tff is port clk t clear in std_logic q buffer std_logic end tff architecture v1 of tff is begin process clear clk begin if clear 1 then q 0 elsif rising_edge clk then if t 1 then q not q else null end if end if end process end v1 library ieee use entity bigcntr is generic size positive 32 port clk clear in std_logic q buffer std_logic_vector size-1 downto 0 end bigcntr architecture v1 of bigcntr is component tff is port clk t clear in std_logic q buffer std_logic end component signal tin std_logic_vector size-1 downto 0 begin genttf for i in size-1 downto 0 generate ttype tff port map clk tin i clear q i end generate genand for i in 0 to size-1 generate t0 if i 0 generate http aoursewxre adveda vhdl 11 of 67 2 3 1 2002 4 1 5 0 8 Examples of VHDL Descriptions i L I-tin i 1 end generate t1_size if i 0 generate 1 L -tin i q i-1 and tin i-l end generate end generate end v1 Counter using Multiple Wait Statements J i This example shows an inefficient way of describing a counter. --vhdl model of a 3-state counter illustrating the use UniiiLiLii --of the WAIT statement to suspend a each wait --statement the simulation time is updated one cycle transferring _ --the driver value to the output count. --This architecture shows that there is no difference between --WAIT UNTIL clock EVENT AND clock 1 and WAIT UNTIL clock 1 ENTITY cntr3 IS .