Thời gian: = 20 chúng tôi; - mẫu khoảng sinevals TYPE IS ARRAY (0 ĐẾN 5) của tương tự; giá trị mẫu cho một khoảng thời gian quý qrtrsine CONSTANT: sinevals: = (, 1,545, 2,939, 4,045, 4,755, ); bắt đầu quá trình tuần tự quá trình tạo ra sinewave BEGIN FOR i IN 0 ĐẾN 19 LOOP - đầu ra 20 mẫu cho mỗi giai đoạn IF (i = 0) và (i = 6) (i = 11) (i | Examples of VHDL Descriptions I _ I _ I_ I __ _l __end if l3L iS when statel state state2 when state2 if id x 7 then state state3 else state state2 end if when state3 _ I I I Il-n-inr _ I __ r_r _ I I I I __ _ _ if id x 7 then ---------_ I I I I . I I I I---------------_ state stateO __ I _ I II _lIl I - L L Ielsif id x 9 then Il I 111 I I I I 11I1 I i I state state4 else state state3 end if when state4 if id x b then state stateO else state state4 end if _ I I I I I 11 I I I I I I 7 I I I I I I I I 11 I I I I __ 11 1 I I I when others state stateO end case end if end process --assign state outputs equal to state std_logics y state 1 downto 0 end archmoore2 Ạ State Machine with Moore and Mealy outputs library ieee use entity mealy1 is port clk rst in std_logic id in std_logic_vector 3 downto 0 w out std_logic y out std_logic_vector 1 downto 0 end mealy1 architecture archmealy1 of mealy1 is type states is stateO state1 state2 state3 state4 signal state states begin moore process clk rst begin if rst 1 then I C c . ne I 1 __ _ I state stateO elsif clk event and clk 1 then case state is when stateO ._ I _ I I _. . I _ I I I I __ _ I if id x 3 then state state1 else state stateO end if when state1 state state2 when state2 if id x 7 then state state3 http aoursewxre adveda vhdl 61 of 67 2 3 1 2002 4 1 5 1 0 Examples of VHDL Descriptions else state state2 . f I I I í- I f -end if _ í I I when state3 l3L S if id x 7 then state stateO elsif id x 9 then í I - state state4 else state state3 end if when state4 l 1 ĩ í l _ if id x b then 1 I state stateO else state state4 end if end case end if end process --assign moore state outputs _T_ l3L S y 00 when state stateO else 10 when state state1 or state state3 else 11 --assign mealy output w 0 when state state3 and id x 7 else 1 end archmealy1 Multiplexer 16-to-4 using if-then-elsif-else Statement library ieee use entity mux is port a b c
