VHDL Programming by Example phần 10

Tất cả các tính năng này cung cấp cho các nhà thiết kế khả năng tạo ra timingaccurate FPGA hoặc các thư viện ASIC. Các công cụ diễn ra và tuyến đường tạo ra một số các tập tin đầu ra, như chúng ta đã thấy trong chương cuối cùng. Các mô phỏng VITAL sử dụng hai trong số những tập tin này. Đầu tiên là netlist VHDL. | 432 Appendix A Standard Logic Package ALIAS sv std_ulogic_vector 1 TO s LENGTH IS s VARIABLE result std_ulogic_vector 1 TO s LENGTH BEGIN FOR i IN result RANGE LOOP result i cvt_to_ux01 sv i END LOOP RETURN result END FUNCTION To_UX01 s std_ulogic RETURN UX01 IS BEGIN RETURN cvt_to_ux01 s END FUNCTION To_UX01 b BIT_VECTOR RETURN std_logic_vector IS ALIAS bv BIT_VECTOR 1 TO b LENGTH IS b VARIABLE result std_logic_vector 1 TO b LENGTH BEGIN FOR i IN result RANGE LOOP CASE bv i IS WHEN 0 result i 0 WHEN 1 result i 1 END CASE END LOOP RETURN result END FUNCTION To_UX01 b BIT_VECTOR RETURN std_ulogic_vector IS ALIAS bv BIT_VECTOR 1 TO b LENGTH IS b VARIABLE result std_ulogic_vector 1 TO b LENGTH BEGIN FOR i IN result RANGE LOOP CASE bv i IS WHEN 0 result i 0 WHEN 1 result i 1 END CASE END LOOP RETURN result END FUNCTION ToUX01 b BIT RETURN UX01 IS BEGIN CASE b IS WHEN 0 RETURN 0 WHEN 1 RETURN 1 END CASE END -- edge detection FUNCTION rising_edge SIGNAL s std_ulogic RETURN BOOLEAN IS Appendix A Standard Logic Package 433 BEGIN RETURN s EVENT AND To_X01 s 1 AND To_X01 s LAST_VALUE 0 END FUNCTION falling_edge SIGNAL s std_ulogic RETURN BOOLEAN IS BEGIN RETURN s EVENT AND To_X01 s 0 AND To_X01 s LAST_VALUE 1 END -- object contains an unknown FUNCTION Is_X s std_ulogic_vector RETURN BOOLEAN IS BEGIN FOR i IN s RANGE LOOP CASE s i IS WHEN U X Z W - RETURN TRUE WHEN oThERS NULL END CASE END LOOP RETURN FALSE END FUNCTION Is_X s std_logic_vector RETURN BOOLEAN IS BEGIN FOR i IN s RANGE LOOP CASE s i IS WHEN U X Z W - RETURN TRUE WHEN oThERS NULL END CASE END LOOP RETURN FALSE END FUNCTION Is_X s std_ulogic RETURN BOOLEAN IS BEGIN CASE s IS WHEN U X Z W - RETURN TRUE WHEN OTHERS NULL END CASE RETURN FALSE END END std_logic_1164 This page intentionally left .