Đang chuẩn bị liên kết để tải về tài liệu:
Bài giảng Thiết kế logic số (VLSI design): Chương 3.1 - Trịnh Quang Kiên

Bài giảng Thiết kế logic số (VLSI design): Chương 3.1 trình bày về thiết kế các khối số thông dụng. Mục tiêu của chương này nhằm giúp người học biết cách đánh giá hiệu quả của thiết kế, biết được vai trò của yếu tố thuật toán trong bài toán thiết kế số và các thuật toán cơ bản của khối cộng, khối dịch. Mời tham khảo. | Thiết kế logic số (VLSI design) Bộ môn KT Xung, số, VXL quangkien82@gmail.com https://sites.google.com/site/bmvixuly/thiet-ke-logic-so 08/2012 2/10 Chương III: Thiết kế các khối số thông dụng quangkien82@gmail.com Thời lượng: 3 tiết bài giảng Mục đích: Cách đánh giá hiệu quả của thiết kế, vai trò của yếu tố thuật toán trong bài toán thiết kế số, các thuật toán cơ bản của khối cộng, khối dịch. Nội dung: Khối cộng thấy nhớ trước. Khối dịch không sử dụng toán tử. Mục đích, nội dung 3/10 Serial Adder Đánh giá hiệu quả của sơ đồ thiết kế? Chương III: Thiết kế các khối số thông dụng quangkien82@gmail.com 3 4/10 Definition Đn1: Một lớp trễ (level) là độ trễ của một cổng logic bất kỳ 2 đầu vào. Đn2:Cổng tương đương là một cổng logic bất kỳ 2 đầu vào. Chương III: Thiết kế các khối số thông dụng quangkien82@gmail.com 5/10 Serial Adder Tài nguyên 5 x N Tốc độ 2 x N +1 Chương III: Thiết kế các khối số thông dụng quangkien82@gmail.com 6/10 Carry generation & Carry propogation gi = ai and bi = . | Thiết kế logic số (VLSI design) Bộ môn KT Xung, số, VXL quangkien82@gmail.com https://sites.google.com/site/bmvixuly/thiet-ke-logic-so 08/2012 2/10 Chương III: Thiết kế các khối số thông dụng quangkien82@gmail.com Thời lượng: 3 tiết bài giảng Mục đích: Cách đánh giá hiệu quả của thiết kế, vai trò của yếu tố thuật toán trong bài toán thiết kế số, các thuật toán cơ bản của khối cộng, khối dịch. Nội dung: Khối cộng thấy nhớ trước. Khối dịch không sử dụng toán tử. Mục đích, nội dung 3/10 Serial Adder Đánh giá hiệu quả của sơ đồ thiết kế? Chương III: Thiết kế các khối số thông dụng quangkien82@gmail.com 3 4/10 Definition Đn1: Một lớp trễ (level) là độ trễ của một cổng logic bất kỳ 2 đầu vào. Đn2:Cổng tương đương là một cổng logic bất kỳ 2 đầu vào. Chương III: Thiết kế các khối số thông dụng quangkien82@gmail.com 5/10 Serial Adder Tài nguyên 5 x N Tốc độ 2 x N +1 Chương III: Thiết kế các khối số thông dụng quangkien82@gmail.com 6/10 Carry generation & Carry propogation gi = ai and bi = ai.bi – carry generation gi = 1 (ai, bi =1) - bit nhớ sinh ra ở vị trí thứ i của chuỗi nhớ pi = ai or bi = ai + bi carry propogation. pi = 1 - tại vị trí thứ i sẽ cho phép bit nhớ ở phía trước nếu có lan truyền qua. Chương III: Thiết kế các khối số thông dụng quangkien82@gmail.com 7/10 Calculation carry based on P & G c0 = g0 + Cin.P0 c1 = g1 + g0.p1 + Cin.p0.p1 = g1 + c0 .p1 c2 = g2 + g0.p1.p2 + g1.p2 + Cin.p0.p1.p2 = g2 + c1 .p2 c3 = g3+g0.p1.p2.p3+g1.p2.p3+g2.p3+ Cin.p0.p1.p2.p3 = g3 + c2 .p3 Chương III: Thiết kế các khối số thông dụng quangkien82@gmail.com 8/10 Calculation carry based on P & G c0 = g0 + Cin.P0 c1 = g1 + g0.p1 + Cin.p0.p1 = g1 + c0 .p1 c2 = g2 + g0.p1.p2 + g1.p2 + Cin.p0.p1.p2 = g2 + c1 .p2 c3 = g3+g0.p1.p2.p3+g1.p2.p3+g2.p3+ Cin.p0.p1.p2.p3 = g3 + c2 .p3 Chương III: Thiết kế các khối số thông dụng quangkien82@gmail.com 9/10 CLA g0 = g0 g01 = g1 + g0.p1 g02 = g2 + g0.p1.p2 + g1.p2 g03 = g3+g0.p1.p2.p3+g1.p2.p3+g2.p3 p0 = p0 p01 = p0 . p1 p02 = p0 . p1. p2 p03 = p0 . p1