Đang chuẩn bị liên kết để tải về tài liệu:
Đồ án thiết kế hệ thống số: Xây dựng bộ mã hóa và giải mã dữ liệu dựa trên thuật toán Aes trên nền tảng công nghệ Fpga

Để nghiên cứu thuật toán AES, ta sẽ nghiên cứu tới những khái niệm có liên quan là nền tảng để xây dựng nên bộ cấu trúc và giải mã trước. Sau khi có được những khái niệm cơ bản đó, chúng ta sẽ tìm hiểu về cách xây dựng bộ mã hóa và giải mã dựa trên thuật toán AES trên nền tảng FPGA. Sau đó chúng ta sẽ tìm hiểu cách thiết kế phần cứng, và việc truyền và nhận qua cổng UART. | Ban đầu bộ UART truyền ở trạng thái nghỉ và liên tục lấy mẫu với tốc độ mẫu là 16 lần tốc độ baud đồng thời liên tục kiểm tra tín hiệu tx_start xem đã được thiết lập chưa, ở trạng thái nghỉ bộ truyền thiết lập tín hiệu tx= ‘1’ để truyền lên kênh. Khi khối mã hóa yêu cầu truyền bằng cách thiết lập tín hiệu wr_uart thì tín hiệu tx_start được thiết lập. Lúc này bộ truyền chuyển sang trạng thái START, và chuyển tín hiệu tx = ‘0’, nếu tín hiệu cho phép s_tick được thiết lập, bộ lấy mẫu sẽ tạo tín hiệu mẫu và bộ đếm được khởi động để đếm số mẫu đã lấy (s=0), mỗi mẫu được lấy s sẽ tăng 1 khi s=15, tức nghĩa là số mẫu đã lấy là 16 thì kết thúc bit start (1 bit bằng 16 lần lấy mẫu), bộ truyền chuyển sang trạng thái data, bộ đếm được khởi động lại (s=0, n=0). Bộ truyền tiếp tục lấy mẫu và đếm các mẫu đã lấy, nếu s=15 thì dịch một bít dữ liệu từ thanh ghi b ra ngoài và n tăng 1, tiếp tục khởi động lại bộ đếm. Khi n= numdbit-1, bộ truyền đã truyền hết các bit dữ liệu, bộ truyền chuyển sang trạng thái stop. Các mẫu tiếp tục được lấy và bộ đếm sẽ đếm số mẫu, nếu số mẫu băng numstopbit-1 thì bộ truyền quay lại trạng thái nghỉ đợi tín hiệu từ khối mã hóa truyền numdbit tiếp theo đồng thời tín hiệu tx_done_tick được thiết lập để xóa tín hiệu tx_start cho lần truyền tiếp theo đồng thời tín hiệu tx_done_tick cũng được đưa tới đầu ra để báo cho khối mã hóa biết khi nào thì sẵn sàng gửi dữ liệu.