Đang chuẩn bị liên kết để tải về tài liệu:
Digitale Hardware/ Software-Systeme- Part 19

Digitale Hardware/ Software-Systeme- P19:Getrieben durch neue Technologien und Anwendungen wird der Entwurf eingebetteter Systeme zunehmend komplexer. Dabei ist eine Umsetzung als Hardware/Software- System heutzutage der Stand der Technik. Die Minimierung von Fehlern im Entwurf dieser Systeme ist aufgrund deren Komplexit¨at eine der zentralen Herausforderungen unserer heutigen Zeit. | 6.5 Zeitanalyse 353 i a vi 0 1 1 1 2 1 3 0 Abb. 6.81. LIS-Graph zu dem latenzinsensitiven System aus Abb. 6.80 mit minimalen Queues 309 Im Folgenden wird ein System zu diskreten Zeitpunkten betrachtet d. h. T Z 0. Das Verhalten eines einzelnen Moduls vi e V lasst sich dann als Sequenz si si 0 si 1 Si 2 . von Zuständen s1 t des Moduls zu Zeitpunkten t e T beschreiben. Dabei gilt a vi für t 1 si T - 1 für t 1 und vi halt zum Zeitpunkt t an si T- 1 1 sonst 6.26 Mit anderen Worten si T entspricht der Anzahl produzierter informativer Daten bis zum Zeitpunkt t. Entsprechend produziert eine Hardware-Komponente zum Zeitpunkt t 1 ein Datum a vi 1 wahrend eine Relais-Station kein Datum produziert a vi 0 . Bei allen Modulen erhöht sich die Anzahl produzierter informativer Daten mit jedem Takt solange das Modul nicht anhalt. Hiermit lassen sich die in einer Queue vi vj gespeicherten Daten fitj zum Zeitpunkt t in Abhangigkeit von den Zustanden der Module vi und vj berechnen f t i 0 falls si t sj t - a vj st T st T - 1 . sj t - a vj 1 sonst Die Anzahl fi j t der gespeicherten informativen Daten fi j t in einer Queue vi vj zum Zeitpunkt t ist somit fi j t si t -s t a v q vi vj 1 6.27 Diese muss kleiner der Kapazitat der Queue plus eins sein d. h. der Kanal kann keine weiteren informativen Daten speichern und das Modul vi mochte informative Daten produzieren. Mit anderen Worten Der Kanal ist voll wenn die Kapazitat der Queue um eins überschritten wurde. Basierend auf obiger Zustandsdefinition und den Kanalbeschrankungen in Gleichung 6.27 konnen nun die Zustandsanderungen in einem latenzinsensitiven System beschrieben werden. Betrachtet wird das Modul vi mit Eingangskanal vj vi . Falls Kanal vj vi nicht genügend informative Daten bereit halt halt Modul vi an. In diesem Fall gilt fj i T sj t - si t a vi 0 d. h. si t 1 si t 354 6 Hardware-Verifikation Sj t a yi . Falls der Kanal allerdings nicht leer ist gilt fj i T Sj t -s t a v 0 und somit s t 1 s t 1 und si t 1 Sj t a vi . .