Đang chuẩn bị liên kết để tải về tài liệu:
Giáo trình CÔNG NGHỆ VI ĐIỆN TỬ - Chương 5

Chương 5 : Công nghệ mạch tích hợp 1. Các bước thiết kế mạch IC ý tưởng - thiết kế kiến trúc - thiết kế logic - thiết kế vật lý - sản xuất - chíp mới | Chương 5 Công nghệ mạch tích hợp Chương 5 CÔNG NGHỆ MẠCH TÍCH HỢP 5.1. Các bước thiết kế IC Hình 5.1 Các bước thiết kế tạo IC 22 Chương 5 Công nghệ mạch tích hợp 5.2. Các bước chế tạo IC 23 Chương 5 Công nghệ mạch tích hợp 5.3. Quy tắc layout vi mạch FABRICATION PROCESS SPECIFICATION Product Group Metal Gate CMOS Title Circuit Design Rules 1. PURPOSE To be used in circuit design 2. FIRST MASK 2.1. Spacing between P-Well and p source Drain diffusion min. 0.7 mils 1A 2.2. p- to p- spacing different voltages min. 1.2 mils IB 2.3. P- diffusion line width as value resistor 0.2 mils K 2.4. P- to P- spacing as resistor min 0.7 mil ID 2.5. p overlaps P- well min 0.4 mils outside P-well mìn 0.1 mils inside 3. SECOND MASK - p DIFFUSION 3.1. Diffusion line width min 0.2 mils 2A 3.2. p to p spacing source to drain for voltage equals or less than 8.0 volts - 0.3 mils for voltage larger 0.4 mils 2B 2C 3.3. p to N - spacing different potentials 0.3 mils min. 0.4 mils preferred. 2D 3.4. p to N spacing different potentials and greater than 12 Volts Ũ.4 mils mln 2E 3.5. p to N spacing same potential 0.1 mils 2F FPS - 360030 SHEET 1 OF 6 .