Báo cáo tài liệu vi phạm
Giới thiệu
Kinh doanh - Marketing
Kinh tế quản lý
Biểu mẫu - Văn bản
Tài chính - Ngân hàng
Công nghệ thông tin
Tiếng anh ngoại ngữ
Kĩ thuật công nghệ
Khoa học tự nhiên
Khoa học xã hội
Văn hóa nghệ thuật
Sức khỏe - Y tế
Văn bản luật
Nông Lâm Ngư
Kỹ năng mềm
Luận văn - Báo cáo
Giải trí - Thư giãn
Tài liệu phổ thông
Văn mẫu
THỊ TRƯỜNG NGÀNH HÀNG
NÔNG NGHIỆP, THỰC PHẨM
Gạo
Rau hoa quả
Nông sản khác
Sữa và sản phẩm
Thịt và sản phẩm
Dầu thực vật
Thủy sản
Thức ăn chăn nuôi, vật tư nông nghiệp
CÔNG NGHIỆP
Dệt may
Dược phẩm, Thiết bị y tế
Máy móc, thiết bị, phụ tùng
Nhựa - Hóa chất
Phân bón
Sản phẩm gỗ, Hàng thủ công mỹ nghệ
Sắt, thép
Ô tô và linh kiện
Xăng dầu
DỊCH VỤ
Logistics
Tài chính-Ngân hàng
NGHIÊN CỨU THỊ TRƯỜNG
Hoa Kỳ
Nhật Bản
Trung Quốc
Hàn Quốc
Châu Âu
ASEAN
BẢN TIN
Bản tin Thị trường hàng ngày
Bản tin Thị trường và dự báo tháng
Bản tin Thị trường giá cả vật tư
Tìm
Danh mục
Kinh doanh - Marketing
Kinh tế quản lý
Biểu mẫu - Văn bản
Tài chính - Ngân hàng
Công nghệ thông tin
Tiếng anh ngoại ngữ
Kĩ thuật công nghệ
Khoa học tự nhiên
Khoa học xã hội
Văn hóa nghệ thuật
Y tế sức khỏe
Văn bản luật
Nông lâm ngư
Kĩ năng mềm
Luận văn - Báo cáo
Giải trí - Thư giãn
Tài liệu phổ thông
Văn mẫu
NGÀNH HÀNG
NÔNG NGHIỆP, THỰC PHẨM
Gạo
Rau hoa quả
Nông sản khác
Sữa và sản phẩm
Thịt và sản phẩm
Dầu thực vật
Thủy sản
Thức ăn chăn nuôi, vật tư nông nghiệp
CÔNG NGHIỆP
Dệt may
Dược phẩm, Thiết bị y tế
Máy móc, thiết bị, phụ tùng
Nhựa - Hóa chất
Phân bón
Sản phẩm gỗ, Hàng thủ công mỹ nghệ
Sắt, thép
Ô tô và linh kiện
Xăng dầu
DỊCH VỤ
Logistics
Tài chính-Ngân hàng
NGHIÊN CỨU THỊ TRƯỜNG
Hoa Kỳ
Nhật Bản
Trung Quốc
Hàn Quốc
Châu Âu
ASEAN
BẢN TIN
Bản tin Thị trường hàng ngày
Bản tin Thị trường và dự báo tháng
Bản tin Thị trường giá cả vật tư
Thông tin
Tài liệu Xanh là gì
Điều khoản sử dụng
Chính sách bảo mật
0
Trang chủ
Công Nghệ Thông Tin
Phần cứng
Hardware Acceleration of EDA Algorithms- P6
Đang chuẩn bị liên kết để tải về tài liệu:
Hardware Acceleration of EDA Algorithms- P6
Thế Doanh
74
20
pdf
Không đóng trình duyệt đến khi xuất hiện nút TẢI XUỐNG
Tải xuống
Hardware Acceleration of EDA Algorithms- P6: Single-threaded software applications have ceased to see significant gains in performance on a general-purpose CPU, even with further scaling in very large scale integration (VLSI) technology. This is a significant problem for electronic design automation (EDA) applications, since the design complexity of VLSI integrated circuits (ICs) is continuously growing. In this research monograph, we evaluate custom ICs, field-programmable gate arrays (FPGAs), and graphics processors as platforms for accelerating EDA algorithms, instead of the general-purpose singlethreaded CPU | 80 5 Accelerating Boolean Satisfiability on an FPGA The third term represents the number of bits required to record the index of the bin in which the variable was assigned or implied which requires as many bits as the logarithm of the number of bins log2 . c . Ag Device The total BRAMSIZE for the XC4VFX140 part is 9.936 Mb. Solving the above equation using a maximum number of variables Vtot of 10K gives Ctot 280K clauses the capacity of the system. 5.9 Chapter Summary In this chapter we have presented an FPGA-based approach for Boolean satisfiability in which the traversal of the implication graph as well as conflict clause generation is performed in hardware in parallel. In our approach clauses are stored in FPGA slices. In order to solve large SAT instances we heuristically partition the clauses into a number of bins each of which can fit in the FPGA. This is done in a preprocessing step. The entire instance is solved using both intra- and interbin non-chronological backtrack which is implemented in hardware. The on-chip BRAM is used for storing all the bins of a partitioned CNF problem. The embedded PowerPC processor on the FPGA performs the task of loading the appropriate bin from the BRAM as requested by the hardware. Our entire flow has been verified for correctness on a Virtex-II Pro based evaluation platform. We project the runtimes obtained on this platform to an industry-strength XC4VFX140-based system and show that a speedup of 17 x can be obtained over the best-in-class software approach. The projected system can handle instances with as many as 280K clauses on 10K variables. References 1. http www.cs.chalmers.se cs research formalmethods minisat main.html. The MiniSAT Page 2. Abramovici M. de Sousa J. Saab D. A massively-parallel easily-scalable satisfiability solver using reconfigurable hardware. In Proceedings Design Automation Conference DAC pp. 684-690 1999 3. Cook S. The complexity of theorem-proving procedures. In Proceedings Third ACM Symposium
TÀI LIỆU LIÊN QUAN
Hardware Acceleration of EDA Algorithms: Custom ICs, FPGAs and GPUs
Hardware Acceleration of EDA Algorithms- P1
Hardware Acceleration of EDA Algorithms- P2
Hardware Acceleration of EDA Algorithms- P3
Hardware Acceleration of EDA Algorithms- P4
Hardware Acceleration of EDA Algorithms- P5
Hardware Acceleration of EDA Algorithms- P6
Hardware Acceleration of EDA Algorithms- P7
Hardware Acceleration of EDA Algorithms- P8
Hardware Acceleration of EDA Algorithms- P9
Đã phát hiện trình chặn quảng cáo AdBlock
Trang web này phụ thuộc vào doanh thu từ số lần hiển thị quảng cáo để tồn tại. Vui lòng tắt trình chặn quảng cáo của bạn hoặc tạm dừng tính năng chặn quảng cáo cho trang web này.