Bài viết đề xuất một kiến trúc mạng nơ-ron nhân tạo lan truyền thẳng 2 lớp ứng dụng trong bài toán nhận dạng chữ số viết tay thực thi trên phần cứng cấu hình lại FPGA (Field Programmable Gate Array). Kiến trúc mạng nơ-ron đề xuất được tổng hợp và thử nghiệm trên thiết bị FPGA Virtex-5 XC5VLX110T của Xilinx. Kết quả thử nghiệm với tập dữ liệu chữ số viết tay MNIST cho tỉ lệ nhận dạng đúng là . Mạng nơron được thiết kế chiếm 41% tài nguyên phần cứng, đạt tần số hoạt động tối đa là 205 MHz. Mời các bạn cùng tham khảo! | Hội ӝL 7KҧR 4XӕF LD YӅ ĈLӋQ 7ӱ 7UX ӅQ 7K QJ Yj amp QJ 1JKӋ 7K QJ 7LQ amp 7 Thảo Quốc Gia 2015 về Điện Tử Truyền Thông và Công Nghệ Thông Tin ECIT 2015 Về một kiến trúc mạng nơ-ron nhân tạo trên FPGA ứng dụng trong nhận dạng chữ số viết tay Nguyễn Thị Kim Anh 1 2 Nguyễn Trường Thọ1 Huỳnh Việt Thắng1 1 Trường Đại học Bách khoa Đại học Đà Nẵng 2Trường Đại học Nông Lâm Đại học Huế Emails nguyenthikimanh@ ntt0102@ thanghv@ Abstract - Trong bài báo này chúng tôi đề xuất một kiến trúc mạng thẳng nhiều lớp với ứng dụng trong nhận dạng mẫu. Mục tiêu nơ-ron nhân tạo lan truyền thẳng 2 lớp ứng dụng trong bài toán của bài báo này là nghiên cứu thiết kế kiến trúc ANN lan truyền nhận dạng chữ số viết tay thực thi trên phần cứng cấu hình lại thẳng nhiều lớp trên FPGA đồng thời ứng dụng kiến trúc mạng FPGA Field Programmable Gate Array . Kiến trúc mạng nơ-ron đã thiết kế trong bài toán nhận dạng chữ số viết tay nhằm kiểm đề xuất được tổng hợp và thử nghiệm trên thiết bị FPGA Virtex-5 tra tính đúng đắn của thiết kế xem xét khả năng thực thi và ứng XC5VLX110T của Xilinx. Kết quả thử nghiệm với tập dữ liệu chữ số viết tay MNIST cho tỉ lệ nhận dạng đúng là . Mạng nơ- dụng của kiến trúc mạng nơ-ron trên FPGA. ron được thiết kế chiếm 41 tài nguyên phần cứng đạt tần số hoạt Các công trình nghiên cứu liên quan có thể kể ra như công động tối đa là 205 MHz. Kết quả thử nghiệm khi kết nối mạng nơ- trình của Hoffman 1 Savic 2 Nichols 3 hay của nhóm tác ron vào hệ thống nhúng sử dụng vi xử lý mềm 32-bit MicroBlaze giả 4 . Nghiên cứu được thực hiện trong bài báo này là bước hoạt động tại tần số 100 MHz với bus PLB cho thấy tốc độ nhận phát triển tiếp theo của kết quả đã đạt được ở công trình 4 . dạng cho mỗi mẫu dữ liệu vào là 799 chu kỳ đồng hồ mẫu tương Đóng góp khoa học của bài báo này là việc thiết kế một kiến ứng với thời gian nhận dạng Ps mẫu. trúc mạng nơ-ron nhân tạo trên FPGA kiến trúc mạng nơ-ron Keywords - Neural Network MNIST FPGA .
