Bài giảng Thiết kế mạch số dùng HDL - Chương 3: Thiết kế mạch luận lý tuần tự có nội dung trình bày về các phần tử lưu trữ; flip - flop; bus và các thiết bị ba trạng thái; thiết kế máy tuần tự; đồ thị biến đổi trạng thái (State - Transaction Graph); bộ chuyển mã nối tiếp cho việc truyền dữ liệu (Serial-line code converter); rút gọn trạng thái và các trạng thái tương đương; . Mời các bạn cùng tham khảo! | dce 2009 Thiết kế mạch số dùng HDL Chương 3 Thiết kế mạch luậnlý tuần tự 09 g 200 Nội dung chính Các phần tử lưu trữ ering Fli Fl Flip-Flop Bus và các thiết bịị ba trạng ạ g thái ginee Thiết kế máy tuần tự Đồ thị biến đổi trạng thái State State- omputer Eng Transaction Graph Bộ chuyển h ể mã ã nối ối tiế tiếp cho h việc iệ truyền t ề dữ liệu Serial-line code converter Rút gọn trạng và các trạng thái tương đương g Co Advanced Digital Design with the Verilog HDL - 2 chapter 3 2009 Pham Quoc Cuong 09 g 200 Nội dung chính Các phần tử lưu trữ ering Fli Fl Flip-Flop Bus và các thiết bịị ba trạng ạ g thái ginee Thiết kế máy tuần tự Đồ thị biến đổi trạng thái State State- omputer Eng Transaction Graph Bộ chuyển h ể mã ã nối ối tiế tiếp cho h việc iệ truyền t ề dữ liệu Serial-line code converter Rút gọn trạng và các trạng thái tương đương g Co Advanced Digital Design with the Verilog HDL - 3 chapter 3 2009 Pham Quoc Cuong 09 g 200 Mạch tuần tự Ngõ ra ở thời điểm t phụ thuộc vào ngõ vào tại thời ering điểm t và lịch sử ngõ vào trước đó a ginee y1 1 Cần những phần tử lưu b trữ lại các trạng thái quá Sequential y2 c omputer Eng khứ của mạch Circuit y3 Mạch tuần tự có thể là đ định đơn đị h hhay xác á suất ất đồng bộ hay bất đồng bộ Các phần mềm tổng hợp hiện chỉ hỗ trợ đồng bộ synchronous Co Advanced Digital Design with the Verilog HDL - 4 chapter 3 2009 Pham Quoc Cuong 09 g 200 Các phần tử bộ nhớ Storage elements Lưu trữ thông tin dưới dạng nhị phân ering Level sensitive Latches ginee Ngõ ra của mạch thay đổi ngay khi một hay nhiều ngõ vào thay đổi tín hiệu enable tích omputer Eng cực Edge Ed sensitive iti Flip-Flop Ngõ ra của mạch chỉ thay đổi khi có tín hiệu đồng bộ Co Advanced Digital Design with the Verilog HDL - 5 chapter 3 2009 Pham Quoc Cuong ering ginee omputer Eng 09 g 200 Latches S1 R1 Qnext Q next S2 R2 Qnext Q next 0 0 Q Q Hold 0 0 1 1 Not allowed 0 1 0 1 Reset 0 1 1 0 Set 1 0 1 0 Set 1 0 0 1 Reset Co 1 1 0 0 Not allowed 1 1 Q Q Hold Advanced Digital Design with
